研究上の成果
低消費電力向け論理合成方式に関する研究
提案者らは、従来主流だったCMOS論理に対して、消費電力、速度、実装面積の すべてにおいて勝る可能性を持つ回路技術として、パストランジスタ論理に着 目し、さらにそれを低消費電力向きに改良してきた。
これまでに、上記パストランジスタ論理に基づく回路を自動合成するため、設 計対象回路の論理式記述またはネットリスト記述を、1)なるべく小さな規約共 有BDD (Binary Dicision Diagram)に変換し、2)さらにそれをパストランジス タのネットリストに変換し、3)その後に遅延計算を行なうための方式設計およ びプロトタイプソフトウェア(逐次実行)の設計・コーディングを行った。
このうちBDD生成部分に関しては、なるべく小さなBDDを生成することが低消費 電力化の基本であるため、siftアルゴリズムに基づく論理変数展開順序の決定 をはじめとして、種々の工夫をこらした。また遅延計算を行う部分は、合成し た回路が目標クロック周期を満たすか否かを判定する重要な部分である。これ に関しては、パストランジスタ向きの遅延計算方式がこれまで存在せず、基本 計算アルゴリズムからの検討・設計を行い、高速で精度の高い計算を行う方式 を開発した。
低消費電力向けレイアウト合成方式に関する研究
本研究で使用するパストランジスタ論理回路のレイアウト合成方式は、未だほ とんど研究報告例がないため、基礎検討と基本設計に時間をかけた。本年度は、 レイアウト合成方式全体の基本設計と、その工程中の前半を占める配置設計方 式の開発およびプロトタイプソフトウェア(逐次実行)の設計・コーディングを 行った。
レイアウト合成方式全体の基本設計については、対象とする回路がパストラン ジスタ論理とCMOS論理の混在する従来にない回路構成であるため、それに適し たまったく新しいフロアプラン方式を開発した。その中では、前節の論理合成 の結果を最大限に生かして消費電力削減を行なうべく、回路上長く直列接続さ れるトランジスタ群を抽出し、これを一つの細長い拡散領域に連続配置する新 しいレイアウト合成方式を用いている。これらに基づき出来る限り小さいマク ロブロックを合成するため、設計対象の再帰的分割と割り付けに基づく配置方 式を開発しプログラム化した。
ソフトウェアとしての成果
ソフトウェアの概要を図１に示す。図１中、パス トランジスタ用論理合成については、逐次版のプロトタイプソフトウェアが完 成しており、その動作確認を行なった。また、パストランジスタ用レイアウト 合成については、その中の配置設計部分のプロトタイプソフトウェア試作し、 残りを開発中である。
ソフトウェアとしては、最終的にはパストンラジスタ用論理合成、パストラン ジスタ用レイアウト合成の2つのソフトウェアを統合することで、組み合わせ 回路の論理式記述からLSIのマスクパタンを出力可能である。以下、2つのソフ トウェアのおのおのについて説明を行なう。
パストランジスタ用論理合成
パストランジスタ用論理合成プロトタイプでの入力は、組み合わせ回路を表現 する論理式あり、記述は一般的な2項演算子（*,+など）を用いる。出力は二と おりに分かれ、一方は論理式記述からBDDを構成した結果のBDD表現そのもので あり、もう一方は、それをもとにパストランジスタの回路を合成した結果のネッ トリストである。
BDD表現の出力としては、視覚的にBDDを確認できるようにPostScriptによる出 力と、BDDノードの接続情報を表すテキストファイルの出力を行なっている。 BDD表現の出力は、パストランジスタ用論理合成以外にも、BDDを用いると有用 な他の問題（論理式の等価性判定など）にも使用可能である。
一方BDD表現をもとにパストランジスタの回路を合成した結果のネットリスト (結線情報)は、ハードウェア記述言語（以下、Hardware Description Language: HDL） であるVerilog-HDLと、回路シミュレータHSPICE(または SPICE3)用ファイルの二つの形式で出力可能である。
まずVerilog-HDLについてであるが、Verilog-HDLはほとんどの商用LSI-CADが 採用する業界標準のHDLであり、プロトタイプで出力したパストランジスタの ネットリストを、他のツール（多くはレイアウトツール）にそのまま入力可能 である。実際にテスト用回路を用いて、本ソフトウェアで論理合成を行い、そ の結果をCadence社のツールでレイアウト設計し、それをもとにLSIを試作して 正常動作を確認した。
一方、HSPICEのネットリストも業界の標準である。実際のLSIチップを製造す る前の正確なシミュレーションには、HSPICEなどによる回路シミュレーション が有効であるため、プロトタイプではHSPICEのネットリストを信号パタンとと もに出力している。 以上のように、プロトタイプながら市販CADツールとの組 み合わせを考慮しており、すぐにでも実用可能で、かつ非常に汎用性の高いつ くりとなっている。
パストランジスタ用レイアウト合成
次に開発中のパストランジスタ用レイアウト合成についても簡単に説明を行な う。レイアウト部分の入力として、前述の論理合成部が出力したHSPICEのネッ トリストを採用している。これに関しても、商用の多くのCADツール（特に論 理合成用）がHSPICEのネットリストを出力していることを考え、それらをその まま入力可能なようになっている。
現在稼働しているのは、レイアウト合成の前半工程である配置設計ソフトウェ アプロトタイプである。この出力データは、後半工程の配置設計に渡すための ものでであり、このままでは他の目的に利用することはできない。
