従来のCMOS技術では達成不可能な超低消費電力ディジタルLSIを実現するため の、新しいシリコンコンパイラ方式および、それを高速で実行する計算機ソフ トウェアを研究開発するために、以下の研究を行なう。
低消費電力向け論理合成方式と並列アルゴリズムに関する研究開発
開発対象の超低消費電力向けシリコンコンパイラ方式は、大きく分けて2つの 主要技術から構成される。まずその1つである低消費電力向け論理合成方式に ついて研究内容を述べる。
提案者らは、従来主流だったCMOS論理に対して、消費電力、速度、実装面積の すべてにおいて勝る可能性を持つ回路技術として、パストランジスタ論理に着 目してきた。そして、さらにそれを低消費電力向きに改良し、同時に組合せ論 理だけでなくデータパスの低消費電力化にも適用可能な新回路方式を考案し、 その優れた低消費電力特性の評価・確認を進めてきた。
本回路方式は、計算機を用いた設計支援によってのみその超低消費電力特性を 引き出すことが可能となる。そこで本方式のために、マクロセル／機能ブロッ ク内の電力・遅延積を最小化する論理合成方式を研究開発する。これを実現す るのに、設計回路をまず規約共有BDD (Binary Dicision Diagram)に変換し、 テクノロジー・マッピング、遅延計算、バッファの挿入などの最適化設計工程 を経て、ネットリストを合成する方式を開発する。並列化にあたっては、BDD の取扱と最適化計算部分の並列処理アルゴリズムの開発を行う。
低消費電力向けレイアウト合成方式とその並列処理に関する研究開発
超低消費電力向けシリコンコンパイラ方式を構成する主要技術の2つめとして、 低消費電力向けレイアウト合成方式について研究内容を述べる。
前述の回路方式は、配線長やビアホールの最小化による消費電力削減のみなら ず、トランジスタ配置の最適化によるさらなる電力削減の可能性を有する。こ れを実現するために、前述の論理合成方式におけるテクノロジーマッピング段 階との連携により、回路上長く直列接続されるトランジスタ群を抽出する。そ してこれを一つの細長い拡散領域に連続配置する自動レイアウト方式を研究開 発する。この方式により、トランジスタの拡散層面積を半減させ、静電容量減 少による大幅な消費電力削減を実現する(パストランジスタの実効静電容量の 約25%を削減)。さらに、本レイアウト方式の配置処理部分を中心に、並列処 理方式を開発する。
ソフトウェアシステムの研究開発
ソフトウェアシステムの研究開発にあたり、並列実行に適するアルゴリズムの 開発・改良と、並列実行で十分な処理時間短縮を実現するためのスケジューリ ングおよび負荷バランス方式の研究開発を行なう。シリコンコンパイラ方式の 研究開発の中で実現した並列アルゴリズムについて、その自動／半自動マッピ ング方式を研究開発するとともに、最適化処理においてはFGCSプロジェクトで 生まれた温度並列SA法の新しい適用方法を研究開発する。また多数の並行オブ ジェクトが通信し合うプログラムモデルに基づき、負荷バランスとスケジュー リング方式を研究開発する。プログラムは、当面の目標としてプロセッサ数20〜 30台までの並列計算機でもっとも効率が良いように実現し、計算量の多い部分 モジュールから高並列処理向きに順次改良していく。用途とソフト開発要員に 応じ、KLIC処理系と並列オブジェクト指向言語処理系を使い分ける。
研究開発スケジュール
本年度の計画は、論理合成方式とレイアウト合成方式の基本設計を行ない、そ れらの機能確認のためのプロトタイプ試作を行なうことである。本手法は、 LSI 実現手法としては、まだ実用化されていないまったく新しい手法のため、 本年度はまず基本方式の機能確認までを行ない、並列処理化は次年度に行なう 予定である。