概要

ユーザは動作仕様、構造仕様、及び、面積と時間に関する制約
条件を指定する。図1に例を示す。動作仕様(右上)はハード
ウェア記述言語で記述する。構造仕様(左)はデータパスのブ
ロック図で記述する。制約条件はゲート数あるいは伝播遅延時
間に関する不等式で表され、不等号の向きを変えた不等式(デ
フォルトNJ)に変換される。各ウィンドウには、時間に関する
ひとつの制約について、対応するパス(左)、オペレーション
(右上)、デフォルトNJ(右下)を反転表示している。




図 1. co-LODEXの入力 

co-LODEXは回路全体を部分回路に分割して設計する。各部分
回路は設計エージェントにより設計される。co-LODEXでは、ク
リティカルパスの候補となるパス上のブロックが、できるだけ
少数のエージェントに分配されるように回路を分割する。制約
条件を共有するエージェントは互いに通信しなければならない
から、クリティカルパスの候補となるパスを担当するエージェ
ント間には多量のエージェント間通信が発生するからである。
co-LODEXは制約条件を満たすようなCMOSスタンダードセル
のネットリストを出力する。このネットリストはCMOSスタンダ
ードセル用の自動配置配線システムヘの入力である。

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